Conception d'une matrice reconfigurable pour coprocesseur fortement couplé

Nicolas Brunie 1, 2, 3 Florent De Dinechin 1, 2 Benoît De Dinechin 3
2 ARIC - Arithmetic and Computing
Inria Grenoble - Rhône-Alpes, LIP - Laboratoire de l'Informatique du Parallélisme
Résumé : Cet article étudie la conception d'un opérateur reconfigurable à grain moyen fortement couplé, intégré dans un \textit{System on Chip} (Soc) haute performance et faible consommation. Nous présentons un environnement logiciel en cours de développement destiné à l'exploration architecturale d'une telle solution. L'architecture reconfigurable, très paramétrique, se compose d'une matrice de cellules à grain moyen plongée dans un réseau configurable orienté flot de donnée. Elle est associée à un compilateur qui génère la configuration à partir d'un programme en syntaxe C ou VHDL. Le fonctionnement de cet environnement est illustré sur 3 exemples : l'encryption AES, le corps de boucle d'une fonction de hachage (SHA-1) et un filtre à réponse impulsionnelle finie (FIR).
Type de document :
Communication dans un congrès
Symposium en Architectures nouvelles de machines, Jan 2013, France. 2013
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Contributeur : Florent De Dinechin <>
Soumis le : lundi 10 décembre 2012 - 09:56:47
Dernière modification le : vendredi 20 avril 2018 - 15:44:26
Document(s) archivé(s) le : lundi 11 mars 2013 - 12:16:37

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  • HAL Id : ensl-00763067, version 1

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Nicolas Brunie, Florent De Dinechin, Benoît De Dinechin. Conception d'une matrice reconfigurable pour coprocesseur fortement couplé. Symposium en Architectures nouvelles de machines, Jan 2013, France. 2013. 〈ensl-00763067〉

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