An FPGA architecture for solving the Table Maker's Dilemma

Florent De Dinechin 1, 2 Jean-Michel Muller 1 Bogdan Pasca 1 Alexandru Plesco 3
1 ARENAIRE - Computer arithmetic
Inria Grenoble - Rhône-Alpes, LIP - Laboratoire de l'Informatique du Parallélisme
2 LIP - Laboratoire de l'Informatique du Parallélisme
3 COMPSYS - Compilation and embedded computing systems
Inria Grenoble - Rhône-Alpes, LIP - Laboratoire de l'Informatique du Parallélisme
Abstract : Solving the Table Maker's Dilemma, for a given function and a given target floating-point format, requires testing the value of the function, with high precision, at a very large number of consecutive values. We give an algorithm that allows for performing such computations on a very regular architecture, and present an FPGA implementation of that algorithm.
Keywords : table maker's dilemma floating-point arithmetic correct rounding elementary functions FPGA
Type de document :
Communication dans un congrès
Application-Specific Systems, Architectures and Processors (ASAP), 2011 IEEE International Conference on, Sep 2011, Santa Monica, United States. IEEE Computer Society, pp.187-194, 2011, 〈10.1109/ASAP.2011.6043267〉
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Contributeur : Jean-Michel Muller <>
Soumis le : lundi 14 novembre 2011 - 13:49:41
Dernière modification le : jeudi 7 février 2019 - 16:53:10
Document(s) archivé(s) le : mercredi 15 février 2012 - 02:20:41

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Florent De Dinechin, Jean-Michel Muller, Bogdan Pasca, Alexandru Plesco. An FPGA architecture for solving the Table Maker's Dilemma. Application-Specific Systems, Architectures and Processors (ASAP), 2011 IEEE International Conference on, Sep 2011, Santa Monica, United States. IEEE Computer Society, pp.187-194, 2011, 〈10.1109/ASAP.2011.6043267〉. 〈ensl-00640063〉

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